台积电完成 5nm 基础设施设计:逻辑密度为 7nm 1.8 倍

IT之家 7月前 ⋅ 65 阅读

IT 之家4 月 6 日消息 根据外媒的报道,台积电宣布他们已经完成了 5 纳米工艺的基础设施设计,进一步晶体管密度和性能。台积电的 5 纳米工艺将再次采用 EUV 技术,从而提高产量和性能。

根据台积电的说法,5 纳米工艺比其 7 纳米工艺提升很大,以 Arm Cortex-A72 内核为例,工艺改进使得逻辑密度提高 1.8 倍,时钟速度增加 15%,SRAM 和模拟电路面积减少,这意味着每个晶圆的芯片数量更多。该工艺适用于移动,互联网和高性能计算应用程序。台积电还为硅设计流程方案提供在线工具,这些方案针对 5 nm 工艺进行了优化。据报道,台积电现已开始风险生产。


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